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Universidade Federal da Bahia |
Repositório Institucional da UFBA
Use este identificador para citar ou linkar para este item: https://repositorio.ufba.br/handle/ri/40741
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Campo DCValorIdioma
dc.creatorEsteves, Linton Thiago Costa-
dc.date.accessioned2024-12-05T15:00:42Z-
dc.date.available2024-12-05T15:00:42Z-
dc.date.issued2024-10-30-
dc.identifier.citationESTEVES, Linton Thiago Costa. Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs. 2024. 110 f. Tese (Doutorado em Engenharia Elétrica ) - Escola Politécnica, Universidade Federal da Bahia, Salvador, 2024.pt_BR
dc.identifier.urihttps://repositorio.ufba.br/handle/ri/40741-
dc.description.abstractThis work proposes an analisys and optimization for the calculation of the shortest path in route planning for mobile robots. The suggested solution aims to present a high-performance alternative that can meet the time constraints necessary for robots processing . To do so, we propose an architecture focused on parallelism to be embedded in dedicated hardware. Through the exploitation of parallelism, the solution aims to present, in addition to a performance improvement, a dynamic adaptation to changes in the graph of possible movements to be analyzed, since edges could be inserted or deleted in a temporally random manner as the environment changes. This work demonstrates the architecture developed together with its results. This application graph updating process efficiently updates obstacle matrices, resulting in a remarkable 120-fold improvement for 1024-node graphs. When utilizing a cost-effective device like the Cyclone IV E, it achieves approximately 20 times the performance of an equivalent software applications.pt_BR
dc.languageporpt_BR
dc.publisherUNIVERSIDADE FEDERAL DA BAHIApt_BR
dc.rightsAcesso Abertopt_BR
dc.subjectDijkstrapt_BR
dc.subjectRobôticapt_BR
dc.subjectRobôs móveispt_BR
dc.subjectEstudo de rotaspt_BR
dc.subjectSimulação (Computadores)pt_BR
dc.subjectCircuitos integradospt_BR
dc.subjectIntegrated circuitspt_BR
dc.subject.otherDijkstrapt_BR
dc.subject.otherRoboticspt_BR
dc.subject.otherMobile robotspt_BR
dc.subject.otherRoute surveyingpt_BR
dc.subject.otherComputer simulationpt_BR
dc.titleAnálise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôspt_BR
dc.title.alternativeAnalysis and construction of hardware accelerators for shortest path calculation in robot route planningpt_BR
dc.typeTesept_BR
dc.contributor.refereesRibeiro, Tiago Trindade-
dc.publisher.programPrograma de Pós-Graduação em Engenharia Elétrica (PPGEE) pt_BR
dc.publisher.initialsUFBApt_BR
dc.publisher.countryBrasilpt_BR
dc.subject.cnpqCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO::ARQUITETURA DE SISTEMAS DE COMPUTACAOpt_BR
dc.contributor.advisor1Oliveira, Wagner Luiz Alves de-
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/7355315368234452pt_BR
dc.contributor.advisor2Farias, Paulo César Machado de Abreu-
dc.contributor.advisor2Latteshttp://lattes.cnpq.br/3634406581405128pt_BR
dc.contributor.referee1Oliveira, Wagner Luiz Alves de-
dc.contributor.referee1Latteshttp://lattes.cnpq.br/7355315368234452pt_BR
dc.contributor.referee2Farias, Paulo César Machado de Abreu-
dc.contributor.referee2Latteshttp://lattes.cnpq.br/3634406581405128pt_BR
dc.contributor.referee3Dias, Anfranserai Morais-
dc.contributor.referee3Latteshttp://lattes.cnpq.br/2522861105234810pt_BR
dc.contributor.referee4Moreno Ordonez, Edward David-
dc.contributor.referee4Latteshttp://lattes.cnpq.br/8377190526783442pt_BR
dc.contributor.referee5Ferreira Neto, Nelson Alves-
dc.contributor.referee5Latteshttp://lattes.cnpq.br/9804889780548817pt_BR
dc.creator.Latteshttp://lattes.cnpq.br/7897882277241709pt_BR
dc.description.resumoEste trabalho propõe uma análise e otimização para o cálculo do menor caminho no planejamento de rotas para robôs móveis. A solução proposta visa apresentar uma alternativa de alto desempenho que possa atender às restrições de tempo necessárias para processamento em robôs. Para isso, foi construída uma arquitetura focada em paralelismo a ser embarcada em hardware dedicado. Através da exploração de paralelismo, a solução visa apresentar, além de uma melhoria de desempenho, uma adaptação dinâmica às mudanças no grafo de possíveis movimentações a ser analisado, uma vez que arestas podem ser inseridas ou removidas de forma temporalmente aleatória conforme as mudanças no ambiente. Este trabalho demonstra a arquitetura desenvolvida juntamente com seus resultados. O grafo da aplicação é atualizado de forma eficiente através de uma matriz de obstáculos, resultando em uma melhoria notável de 120 vezes para grafos com 1.024 nós. Ao utilizar um dispositivo de baixo custo como o Cyclone IV E, é atingido desempenho cerca de 20 vezes superior a de uma aplicação equivalente em software para um grafo com 1024 nós.pt_BR
dc.publisher.departmentEscola Politécnicapt_BR
dc.relation.referencesABDUL, J. J. M.; ALWAN, M. A.; AL-EBADI, M. A new hardware architecture for parallel shortest path searching processor based-on fpga technology. Int. J. Electron. Comput. Sci. Eng, v. 1, p. 2572–2582, 2012. Citado nas páginas 42 e 93. ATAY, N.; BAYAZIT, B. A motion planning processor on reconfigurable hardware. In: IEEE. Proceedings 2006 IEEE International Conference on Robotics and Automation, 2006. ICRA 2006. [S.l.], 2006. p. 125–132. Citado nas páginas 39 e 41. BADR, E. M.; MOUSSA, M. I. An upper bound of radio k-coloring problem and its integer linear programming model. Wireless Networks, Springer, v. 26, p. 4955–4964, 2020. Citado na página 42. BERRETTINI, E.; D’ANGELO, G.; DELLING, D. Arc-flags in dynamic graphs. In: SCHLOSS DAGSTUHL-LEIBNIZ-ZENTRUM FÜR INFORMATIK. 9th Workshop on Algorithmic Approaches for Transportation Modeling, Optimization, and Systems (ATMOS’09). [S.l.], 2009. Citado na página 46. BHASKER, J.; CHADHA, R. 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dc.contributor.refereesLatteshttp://lattes.cnpq.br/3521539442337416pt_BR
dc.type.degreeDoutoradopt_BR
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